配资门户官网两万字看懂先进封装

（原标题：两万字看懂先进封装）配资门户官网

如果您希望可以时常见面，欢迎标星收藏哦~

自半导体工业诞生以来，集成电路就一直被封装在封装件中。最初的想法主要是保护内部脆弱的硅片不受外部环境的影响，但在过去的十年中，封装的性质和作用发生了巨大的变化。虽然芯片保护仍然重要，但它已成为封装中最不引人关注的作用。

本文探讨了封装领域最大的变化，即通常所说的先进封装。先进的含义并没有明确的定义。相反，该术语广泛涵盖了多种可能的封装方案，所有这些方案都比传统的单芯片封装复杂得多。先进封装通常封装了多个元件，但组装方式却千差万别。

在这种讨论中，经常会提到 2.5D 或 3D 封装，这些描述指的是内部元件的排列方式。

本文首先讨论了从外部观察到的封装类型，然后向内讨论了高级封装所集成的基本组件。之后，将更详细地探讨每个组件。大部分讨论将涉及高级软件包的各种组装过程。文章最后探讨了任何技术讨论都必须涉及的四个主题--工程师如何设计先进封装、如何对其进行测试、先进封装的总体可靠性影响以及任何安全影响。

文章还简要讨论了两个相关的广泛话题。首先是键合。虽然这是封装的一个必要组成部分，但它本身也是一个很大的话题，在此不作详细讨论。其次是不属于集成电路但可能包含在封装中的各类元件。光学元件和 MEMS（微机电系统）是两个突出的例子，每种元件都有自己的一套考虑因素，可能超出本电子书的范围。因此，我们将再次对它们进行高层次的讨论。

为什么要采用先进封装？

先进封装是随着时代的发展而不断提高集成度的。在这种情况下，不是集成到一个芯片上，而是将多个元件集成到一个封装中。这样做的动机与几个不同的趋势直接相关，尽管这些趋势往往相互交织。一个趋势是芯片的使用越来越多，另一个趋势则是共同封装光学器件的发展停滞不前。这两个例子典型地说明了推动整个运动的两个主要问题--带宽和功率。成本也可能是推动芯片的一个因素，但这是芯片所特有的，尽管使用了任何芯片，完全计算成本的先进封装可能仍然很昂贵。

更高的带宽

这里的带宽是指组件交换数据的速度，尤其是访问内存时的速度。更快的物理通信机制（如 PAM4 和 PAM8）是解决方案的一部分，但在这一点上，带宽的增加是来之不易的。

在信号速度既定的情况下，提高带宽的另一种方法就是提供更多的信号 . 印刷电路板（PCB，又称印刷线路板或 PWB）提供了一套给定的线路和间距规则，限制了可以相邻运行的信号数量。在印刷电路板上增加层数有助于布线，但在一定程度上会增加成本，而且更长、更迂回的布线也会阻碍速度......。

封装内可实现的尺寸比印刷电路板上的尺寸要大得多，因此可以容纳更多的信号。这正是高带宽存储器（HBM）的价值所在--总线比印刷电路板宽得多。距离也更短，允许采用更先进的信号技术。

关于要布设多少信号线的问题，其实与“海滨带”（beachfront）的概念密切相关。海滨带是以每平方毫米可用的I/O数量来衡量的，它受封装内部的线宽/线距规则（line/space rules）以及芯片焊球尺寸的影响。过去的芯片多使用外围焊盘（peripheral pads）作为I/O接口，而现代芯片则广泛采用焊球阵列（ball arrays）。这些焊球中，最外层的几排可以作为总线中的相关I/O使用，但能使用的行数受到限制，主要取决于从内层引出线路的难易程度。

理论上讲，任何一个焊球都可以被引出，但如果是用于总线，所有信号必须尽可能匹配，以减少总线内的时延偏差（skew）。正是这种对信号匹配的要求，限制了可以构成单一总线的焊球行数。而焊球间距（ball pitch）也会影响单位边缘长度（每mm2）的I/O数量。此外，如果对噪声控制有较高要求，还可能需要在信号之间加入接地线（ground lines），这也会进一步限制可用的布线资源。

降低功耗

降低功耗是另一大动力，它与信号必须传输的距离直接相关。较长的轨迹需要更多的信号能量，以确保数据以足够好的状态到达终点，从而被准确接收和解释。

在封装内传输的信号要比在 PCB 上传输的信号多得多，但由于传输距离是以毫米而不是厘米为单位，因此可以降低驱动强度，从而节省能量 . 由于信号数量较多，净能量可能仍然较高。在这种情况下，带宽动机（如果不仅仅是节省空间的话）将是更重要的动机，即牺牲总功率来换取更高的性能 .但即便如此，每个信号的功率也会降低。

封装类型

半导体行业已开发出无数种集成电路 (IC) 封装。大多数封装都包含一个芯片，既能保护芯片不受周围环境的影响，又能将芯片安装到印刷电路板上。我们将不讨论大多数封装类型。

“先进封装 "是一个含糊不清的术语，有些无益。在任何给定的时间点，最新的封装技术，不管是什么，都可以被称为先进 . 因此，今天人们对先进包装的期望在未来可能会发生变化。本报告将从狭义上界定正在讨论的封装类型 .

通孔式封装与表面贴装式封装

旧式封装的引脚可以穿过印刷电路板上的钻孔 . 这些封装更简单，适用于更简单的电路板 . 它们的组装方法是将所有元件放在电路板的顶面，然后通过波峰焊工艺进行焊接，熔化的焊料 “波峰 ”会轻轻擦拭电路板的底部，粘附在适当的焊盘上，并向上进入封装引线周围的孔中，形成可靠的连接。

这是一项成熟的技术，而且成本相对较低。缺点是只有电路板的顶面可以安装元件，而通孔和焊波使得在背面组装成为不可能。表面贴装技术消除了穿过电路板的引脚，从而解决了这一难题。取代引脚的是封装外部的焊球。所有这些元件都被放置在电路板上，并经过一个热循环，使焊球轻微熔化（或回流），从而与印刷电路板表面的焊盘实现干净的连接。这样，印刷电路板的背面就可以放置其他元件了。

这里讨论的封装类型通常具有大量连接，引脚栅阵列 (PGA) 和球栅阵列 (BGA) 就是高引脚数封装的两个例子。前者是通孔封装，后者是表面贴装封装。

本文只关注表面贴装技术，BGA 是符合其余标准的封装中使用最广泛的一种。

图 1：针栅阵列与球栅阵列。左图显示封装底部，引脚用于穿过 PCB 上的孔。右图显示表面贴装等效结构，焊球安装在 PCB 表面。请注意，阵列不必完全填充引脚或焊球。

边缘引线与引线阵列

老式封装技术的工作原理是使用导线将芯片键合焊盘连接到引线框架，引线框架将信号从芯片的键合焊盘传输到封装引脚。这些键合焊盘都位于芯片的边缘，由此产生的引脚也位于封装的边缘。

这种安排限制了芯片的尺寸，因为芯片上键合焊盘的最小尺寸和间距取决于导线的尺寸，而不是硅工艺。需要大量连接的极小电路可能需要为键合焊盘留出很大的空间，以至于芯片尺寸只能由焊盘而不是芯片上的电路来决定。

对于数百或数千个连接而言，在边缘上引线将导致巨大的封装，并且由于连接和引线框架的长度而导致可怕的性能。相反，现代的大型封装采用阵列引线（在 BGA 中为球）。如果裸片非常大，阵列引线可以来自裸片上的边缘焊盘，或者裸片本身可以有一个球阵列，电路绕过球阵列 .

图 2：焊盘受限芯片的顶视图。芯片的尺寸由外围的焊盘决定。除非移除焊盘，否则缩小中间的电路不会导致芯片尺寸减小。

单组件与多组件

将多个芯片集成到一个封装中可能有很多原因，与使用多个封装相比，单个芯片在 PCB 上占用的空间更小，由于连接更短，性能更高，效率更高，在许多情况下，可能需要更少的 PCB 连接。

后一种效应与多年前在芯片上的门数和由此产生的 I/O 数量之间建立的一种关系有关，这种关系被称为伦特法则，它认为随着芯片上门数的增加，I/O 数量也会增加，但速度不会那么快，这是因为许多连接仍在芯片内部。

封装也会产生同样的效果，如果两块芯片本来是分开封装的，但它们之间存在连接，那么这些连接就会从印刷电路板上消失，因为它们是在封装内部建立的。

图 3：左图显示两个芯片共享五个连接。如果这两个芯片共封装，那么这五个共享连接将在封装内部进行，并从封装的引线中消失。

令人困惑的 RDL 概念

许多封装都包含所谓的再分布层或 RDL。最初的概念是将信号从一种模式路由到另一种模式（通常是从芯片封装的引线或球模式到印刷电路板上的着陆模式）的几层互连层。当封装上的连接间距过于紧凑，无法满足印刷电路板上的线路和空间规则时，这一点就变得尤为重要。RDL 对于接收这些信号并将其分散开来是必要的。

这是总体思路，适用于大多数先进封装 . 但是，许多元件都可以起到重新路由信号的作用，包括中间膜和封装基板 . 从技术上讲，这些都是 RDL . 但 RDL 一词似乎有更具体的用法，指的是在裸片金属层上方添加路由层，在裸片钝化后添加，或在裸片背面添加，重新路由硅通孔（TSV）。

一般来说，它们有几层由有机树脂制成，只提供信号重路由功能。这种 RDL 的定义较为有限，不允许元件嵌入无源元件或其他元件，而内插器则可以做到这一点。

扇入与扇出

由于老式技术将导线从芯片焊盘连接到引线框架，信号无处可去，只能远离芯片，印刷电路板上的封装占位面积大于其所包含的芯片，用现在的话说，信号从芯片向外发散。

先进的封装技术包括使用 RDL，可以将信号路由到任何地方 . 如果芯片的连接很少，则可以在芯片下方布线，这样形成的封装仅比芯片本身稍大一些 . 这种封装技术被称为芯片级封装 (CSP)，是尽可能小的实用封装技术，因为它不可能比芯片更小。芯片尺寸的 1.2 倍以下的任何尺寸都被称为芯片级封装。在这种情况下，信号从芯片边缘向内传输，因此这种技术被称为扇入技术（fan-in）。

与此相反的是扇出，即一些引线远离芯片，使封装比芯片大（即使一些信号也扇入）。即使是单个芯片也有必要这样做，因为 PCB 设计规则要求芯片上的连接点之间的距离要比焊盘远得多。

最后，先进的封装工艺包括面板制造 . 这是一种较大的矩形电路板，实际上与印刷电路板类似，但尺寸更大。

图 4：扇入与扇出。左图显示所有信号都被路由至封装中心，这是由于信号数量有限而实现的。右图显示扇出，其中一些信号路由至芯片之外。使用扇出时，一些信号仍然可以向内路由。

总之，就本文而言，先进封装的特点如下：

使用表面贴装技术（可能是 BGA 或相关技术）；

具有凸点阵列而非边缘连接；

封装多个元件（CSP 除外）；以及

具有扇出 RDL 或其他将信号从芯片引出的元件。

先进封装组件

旧式封装的组件往往很少：基板、引线框架、芯片，然后是模塑化合物（塑料封装）或其他外壳。先进封装以这种结构为基础，但增加了一些元件：

基板提供了封装内容物与印刷电路板之间的连接，封装最终将连接到印刷电路板上。

用焊料制成的焊球构成 PCB 连接 .

中间膜的作用与基板类似，但它们通常可以容纳更小的金属线间距，而且凸点可以形成比球更多的连接。

微凸块是芯片与另一芯片或中间膜之间更小的连接。

根据中间件材料的不同（将在下文讨论），桥接器可提供安装在中间件上的组件之间的连接。

除了这些基本元件外，还可以添加其他元件，例如用于管理热量的元件......。

图 5：基本先进封装元件。与所有封装一样，它包含一个基板。它还包括一个中介层，元件安装在中介层上并相互布线。微凸块将芯片连接到中介层，凸块将中介层连接到基板，球将基板连接到 PCB。

2D、2.5D 和 3D

在将多个组件集成到先进封装中时，业界已开发出一种维度概念，虽然并非严格准确，但有助于描述封装中组件的排列方式。二维 (2D) 并不常见，但它指的是标准封装中的默认排列方式，即芯片直接放置在基板上。2.5D 是指将多个芯片布置在一个中介层 (interposer) 上。该中介层位于主基板上方，因此存在一些垂直方向的距离——相当于半维的距离。

3D 指的是将元件堆叠在一起。当今最好的例子就是 HBM，它由多个内存芯片堆叠而成，看起来就像一个大内存。但 AMD 等公司也使用这种方法将其 V-Cache 放在计算芯片之上，预计未来还会有更多类似的异构实例。

现实世界中的设计往往是 2 .5D 和 3D 的结合，通常称为 3 .5D 。例如，可能会有一个或多个计算芯片和一个或多个 I/O 芯片与 HBM 堆栈相邻排列。图 5 和图 6 展示了这种组合。

图 6：先进封装中的 3D 堆叠 HBM。单个 HBM 单元包含多个独立的薄型存储器芯片，这些芯片通过小间距微凸块进行通信。TSV 将信号从顶部芯片向下传输到底部芯片。如图所示，处理器位于 2.5D 配置中的 HBM 旁边。

封装基板

封装所用的基板与印刷电路板相似，但它们与高密度互连 (HDI) 印刷电路板最为相似。与印刷电路板一样，它们由电介质层和金属层交替组成。因此，它们也类似于半导体的线路后端 (BEOL)，后者也是由电介质层和金属层交替组成。但基板的特点是采用有机电介质，而不是氧化物。印刷电路板和基板之间的区别更多在于尺寸而非材料。

图 7：封装基板的横截面。它与 PCB 非常相似，由多层金属构成，金属层之间由有机电介质层隔开。不同类型的通孔可实现金属层之间的连接。

基板通常以核心为起点，核心是一层刚性的有机电介质，两面都有铜。基板的结构是添加式的，这意味着基板是通过添加材料制成的--在这种情况下，是建立额外的电介质层和金属层。这也是该工艺的另一个描述性名称：堆积工艺。

金属层有两种功能：一种是将信号从封装内的芯片连接处传输到印刷电路板上的焊接连接处；另一种是将信号从封装内的芯片连接处传输到印刷电路板上的焊接连接处。根据信号的路径，可能需要一层或多层。通孔提供金属层之间的连接，有三种类型：

通孔（或通孔）在成品基板的两面都可接入。

盲孔只有一面可以访问，在内部层上终止。

埋孔的起点和终点都在内部层上，基板外部无法访问。

微通孔是直径小于 150 微米的简单通孔。这种通孔密度更大，但更难制作，需要激光钻孔和更高的精度 . 对于较窄的 “桶”，还必须考虑高宽比（高度与宽度之比），因为电镀到高宽比孔中更加困难。

金属层的另一个作用是作为电源和地平面。它们主要为封装中的元件提供电源稳定性。但对于高频信号或高性能电路（噪声是它们的大敌）来说，这些平面起着屏蔽作用，使金属层不会通过介质发生相互作用。接地线也可以在信号之间的单层上布线，以减少信号之间的串扰。

在印刷电路板上，这些层对于创建具有可控阻抗的带状或微带线路也是必不可少的。基板尺寸较小，这种结构就不太常见，因为作为传输线的信号较少。例如，6 GHz 信号的波长约为 50 毫米，因此在传输该频率的信号时，需要考虑将长度超过 25 毫米（半波长）的迹线作为传输线。只有最大的封装尺寸在这个范围内，而且很少有信号在这个范围内。仔细的布线可以将迹线保持在足够低的位置。但如果需要控制阻抗，接地平面可以起到辅助作用。

材料选择

基底有两种主要材料在加工后保留下来，即电介质和金属。金属绝大多数是铜，用焊料进行连接。在无铅环境中，SAC（锡/铝/铜）焊料占主导地位 .

与金属相比，电介质提供了更多选择 . 最常见的两种介质是可加热固化的不同形式的环氧树脂（也称为热固性树脂）.FR-4（也称为 FR4）是迄今为止最著名的 PCB 树脂。FR “代表阻燃；”4 "由美国电气制造商协会（NEMA）指定。它是一种复合材料，由浸渍了环氧树脂的玻璃纤维布组成。

如需更高性能，可使用 BT 环氧树脂（双马来酰亚胺三嗪的缩写）。根据玻璃化温度（Tg）（即树脂开始回流并失去结构完整性的温度），它更耐高温。它还具有较低的介电常数，有助于防止层间信号串扰。

这两种材料都以预浸料（prepreg）的形式提供。织物基质浸渍树脂并进行部分固化以使其稳定。因此，预浸料可以方便地铺设，并在铺设到位后完全固化。所有层都铺设到位后，热量和压力可使各层之间彻底固化和粘合。

味之素（Ajinomoto）公司最近推出了一种名为ABF（味之素积层膜）的材料。它为高性能信号提供了更好的介电性能和热性能。它以卷状形式提供，一面封装在邻苯基苯酚 (OPP) 薄膜之间，在应用前移除，另一面封装在聚乙烯 (PET) 薄膜之间，在应用后移除。介电片材可能带有一层铜。

除了较低的介电常数外，它的热膨胀系数 (CTE) 也更接近基板上的铜和其他材料。因此，反复的热循环不太可能导致裂纹和其他缺陷。这对于必须具备高可靠性的封装电路很有帮助。然而，与更简单的材料和工艺相比，其成本更高。

需要注意的是，整个基板不必由相同的电介质组成。不同的层可以采用不同的树脂，具体取决于其所支持信号的需求。

PCB 中的过孔传统上是通过机械钻孔制成的，但由于基板过孔尺寸较小，激光钻孔更为常见。与通孔引脚钻孔（焊料会渗入孔中）或机械连接钻孔（孔中不需要任何材料）不同，过孔必须在层间导电。这通常通过电镀来处理，在孔中少量的铜作为种子层，然后将铜沉积在镀液中，电路板作为阴极进行电连接以吸引铜。

当使用机械或激光钻孔时，附近的树脂容易熔化，从而造成“拖影”。对于四层或四层以上的基材，需要进行除胶渣工艺来清洁表面。该工艺可以采用化学方法或等离子方法进行。后者效果更清洁、更均匀，但成本更高。

构建基板

构建基板的步骤在概念上非常简单——从核心开始，然后添加层，并在过程中进行图案化和钻孔。埋孔和微孔可以位于任何层，盲孔位于外层，通孔则在所有层都安装到位后进行钻孔。更详细的步骤如下：

1. 从两面均金属化的核心开始。

2. 钻孔和电镀：

a. 机械钻孔或激光钻孔。

b. 除胶渣并清洁。

c. 涂上铜籽晶。

d. 电镀。

3. 图案化金属：

a. 涂上光刻胶。

b. 曝光图案。

c. 去除已显影的光刻胶。

d. 蚀刻铜。

e. 去除所有剩余的光刻胶并清洁。

4.如果需要更多层，请添加另一层树脂和铜。

5. 重复步骤 2 和 3，直到所有层都到位。

6. 使用压力和热量将各层粘合在一起

所示步骤和材料适用于最常见的基板类型。其他材料也可用于芯板，例如陶瓷或金属。也可以使用其他专用树脂。在选择材料时，必须根据应用需求，平衡成本、可靠性、热管理、信号完整性和电源完整性。

图 8：典型基板的制造工艺。从核心开始，逐层添加、钻孔和图案化，直至所有层都安装到位。最终的基板层通过加热和加压粘合在一起。

中介层

多年来，基板一直是封装的标准配置，但它们主要提供安装芯片的表面。如今，用于重新路由信号的基板已经非常成熟。理论上，可以在基板上放置多个芯片，但实际上，如果芯片间的连接数量过多，最终的基板尺寸会过大。如今，有些芯片拥有数千个连接。在标准有机基板上以合理的（或可制造的）尺寸路由如此多的信号是不切实际的。此外，信号路径可能很长且迂回，从而增加了高可靠性通信所需的功耗。

这一直是使用中介层的主要动机。从技术上讲，中介层是指任何一种中间体或垫片，用于在一侧的某个元件和另一侧的某个元件之间建立或重新定向连接。在这种情况下，硅芯片、无源元件和其他组件位于一侧，基板位于下方。芯片与基板的连接是通过微凸块实现的；与基板的连接是通过 C4 凸块实现的（两者均在下文讨论）。这种类型的中介层被称为无源中介层。硅中介层也使得包含晶体管的有源中介层成为可能。

图 9：中介层，顶视图和侧视图。元件位于中介层顶部，通过微凸块连接。中介层内的各层负责在元件之间路由信号，并将信号路由至凸块，以便连接到下方的封装基板。

中介层与芯片、封装和 PCB 的比较

中介层创建了额外的连接层次。该层次的顶层是芯片本身及其片上连接。其下是中介层，它将封装内的组件互连。其下是基板，它将需要在封装外部可见的信号与封装焊盘连接起来。最后一层是 PCB 本身。

每一层级的线宽/间距和焊盘密度都不同，芯片密度最高，PCB密度最低。中介层相对于封装基板和PCB具有四个基本优势。

更紧密的金属和焊盘尺寸允许更多信号在封装内元件之间或封装球之间进行路由。

更多的元件间连接意味着更少的信号离开封装。

芯片间连接传输距离更短，因此信号质量下降更少。

更短的距离意味着信号驱动器可以降低驱动信号所需的能量和电压摆幅，从而降低系统功耗。

使用中介层的缺点是其成本、散热考虑和设计复杂性。成本取决于所用材料，但显然使用中介层比不使用中介层的成本更高。不过，如果考虑到使用多个封装而不是集成到单个封装的成本，成本比较可能更为有利。

中介层本身不会引入新的散热问题，但使用中介层的封装会将更多的硅片放入单个封装中，这始终有可能带来散热挑战。例如，可以通过确保两个高功率硅片不堆叠甚至不并排放置来解决这些问题。

一个典型的挑战是将HBM内存（与所有DRAM一样，它对热量高度敏感）尽可能靠近使用它的处理器芯片。连接需要尽可能短，但这会使内存芯片更靠近发热的处理器，从而可能影响内存性能。

成本和散热问题通常都与第三个问题——复杂性——相关。成本、散热和其他问题通常可以通过精心设计来解决。但这种设计将封装、中介层和芯片整合到一个包含许多活动部件的大型协同设计工作中。

表1：芯片、中介层、封装基板和PCB之间的连接性比较。芯片密度最高，PCB密度最低。增加层数可以提高布线能力，但会增加成本，并且由于需要额外的过孔，信号完整性可能会降低。

不同的中介层材料

中介层主要用于信号路由。因此，构建中介层的材料更多地取决于其物理特性，而非其电气特性。关键参数包括信号隔离度、热导率以及与上方硅片和下方基板相比的热膨胀系数 (CTE)。

硅中介层

最常见的中介层材料是硅。其理念是，硅制造（取决于所使用的工艺节点）可以实现比通常用于 PCB 和封装基板的有机材料更高的布线密度。因此，硅中介层是在半导体晶圆厂制造的，目前台积电是最大的硅中介层制造商。

中介层不需要采用尖端硅工艺；它们通常停留在 65 纳米或 45 纳米等节点上。这使得它们的成本低于领先节点所需的成本，但其单位面积成本仍然高于有机材料构建所需的成本。除成本外，单个中介层必须足够大才能容纳其承载的所有硅片，使其大于其上所有硅片的总和。因此，中介层每平方微米的成本低于先进芯片，但其面积比典型芯片更大。

构建无源硅中介层就像构建芯片，但只使用金属层。因此，可以创建多层。但每层都会增加成本，因此在确保足够的信号布线能力和良好信号质量的同时，最小化层数是一项设计优化挑战。

硅中介层上一个常见的组件是硅通孔 (TSV)，它将信号从一侧直接传输到另一侧。这通常用于电源和接地引脚，但也可以用于信号。TSV 周围有“禁入”区域，在这些区域创建 TSV 可能会影响相邻的硅片。然而，无源中介层从不利用硅的半导体特性，而仅充当连接介质。因此，TSV 的大量使用实际上并不会限制无源中介层的布局。然而，它确实会极大地影响成本。使用更薄的硅片可以降低成本，因为 TSV 可以更浅，但载体晶圆（其唯一目的是充当薄晶圆的更坚固的支架）的厚度必须超过一定的厚度，以帮助在整个构建过程中保持结构完整性。完成后，载体将被移除。

制造的典型硅片尺寸有限。对于大多数芯片而言，其尺寸限制由掩模固定装置（称为光罩）的尺寸决定。大多数芯片比光罩小得多，并且掩模可以在一个光罩内包含多个芯片，以提高晶圆吞吐量。其他高性能芯片则突破了光罩尺寸的极限。

极少数在用芯片会超过光罩尺寸，最明显的例子是 Cerebras，它将整个晶圆作为单个“芯片”。但硅中介层也可以超过光罩尺寸限制，尽管台积电目前将其尺寸限制为三个光罩。

在光刻步骤中，图案通过掩模版曝光到晶圆上，每个光罩都是一次曝光。支撑光罩的机器称为扫描仪，它会反复曝光晶圆，支撑晶圆的压板在每次曝光后都会移动一个光罩距离。随着时间的推移，整个晶圆会经过光罩。

在大多数情况下，每次曝光都会形成一个独立的芯片。但对于中介层（或非常大的芯片），单个芯片需要多次曝光。这意味着必须以某种方式将曝光之间的边界缝合在一起。在中介层使用的宽松尺寸下，这更容易做到，但这仍然是硅晶圆厂必须完善的制造工艺的关键部分。制造更大中介层的方法正在开发中。如果证明成功的话，它们将不再需要缝合。

玻璃中介层

硅中介层的成本促使人们使用玻璃中介层。玻璃的制造工艺与硅的制造工艺截然不同，并带来了一些限制。但它也为某些设计带来了诸多优势，包括更好的信号隔离。

“玻璃”是一个广义的术语，它包含许多基于玻璃添加剂而具有不同特性的变体。其中许多添加剂是商业机密。康宁公司用于生产手机和其他移动设备的坚固玻璃的工艺也非常适合中介层。其大尺寸的大规模生产意味着晶圆和面板均可用作中介层。

需要构建的两个主要特征是通孔（此处称为玻璃通孔或TGV）和金属连接。通孔的创建和填充技术已经非常成熟，并且可以在玻璃上镀铜。玻璃中介层仍处于大量研究中。目前尚无一种玻璃中介层实现大批量生产。

图 10：多光罩中介层。在对中介层进行图案化时，本例中需要三种不同的曝光。当曝光交汇时，必须特别小心，确保任何跨越边界的信号都能拼接在一起。

有机中介层

硅中介层高昂的成本迫使开发商转向另一个方向，即有机中介层。它们与PCB和封装基板基本相同，只是尺寸要小得多。金属化工艺利用的是用于硅而非PCB的设备，因为PCB无法达到所需的尺寸。

有机基板的制造仍处于早期阶段，并且已有一些生产，但尚未取代硅。最终，如果玻璃和有机中介层能够蓬勃发展，对硅中介层的需求应该会下降到那些需要最紧凑尺寸或需要有源中介层的设计。

有源中介层

以上讨论的三种材料都在争夺无源中介层的角色，仅用于建立连接。但硅是一种半导体，可以将电路直接构建到中介层本身，使其成为有源中介层。

这种方法目前尚未投入生产，但正在讨论将电源管理和输入/输出电路放置在中介层中各自信号线附近。这将增加中介层的成本，因为它现在需要前段制程 (FEOL) 和后段制程 (BEOL)。

鉴于中介层采用的工艺节点较旧，这些电路不会是尖端的高性能电路，而是可以从其上方的芯片中移除部分电路，或者直接移除整个芯片的电路。根据布线密度，这些电路可能不会增加中介层的面积，因此增加的材料成本应该仅限于 FEOL 制程。但总成本也会有所上升，例如，需要进行更广泛的测试以确保中介层良好。

硅中介层的应用仅限于那些能够收回先进封装成本的应用。但众所周知，硅元件的成本与其面积相关。而且，与典型的芯片相比，硅中介层非常大。硅桥采用了中介层的概念，并将其精简，使其使用几小块硅片，而不是一块大硅片。

硅桥并非使用硅中介层，而是嵌入到有机中介层或基板中。制造流程中，硅桥制造商将硅桥发送给中介层或基板制造商，后者进行嵌入。完成后的中介层或基板将被送到封装厂进行组装。

硅桥

硅桥是一种非常简单的硅芯片，只需BEOL工艺。尽管如此，它们是专有的，制造细节尚未公开。英特尔的版本可能是最著名的，称为嵌入式多芯片互连桥 (EMIB)。Amkor、ASE集团、三星和imec也一直在研究硅桥。

将硅桥嵌入中介层需要：

1. 构建中介层的各个层，直至最后一层。

2. 在封装之前，在基板上创建用于放置硅桥的空腔。与典型的激光烧蚀相比，英特尔拥有一些空腔创建专利，可以降低成本并缩短周转时间。

3. 将硅桥放置在空腔中，并用粘合剂固定。对准至关重要。

4. 构建最后的基板层，并执行其他典型的后续操作，例如钻孔。

用于构建硅桥的硅技术能够实现非常精细的线路。精度的限制通常不是由桥本身决定的，而是由桥在腔体内的对准度决定的。放置此类元件的机器的公差往往比桥上的线距宽松得多。平面度也会限制桥的尺寸。

图 11：硅中介层与硅桥。硅中介层使用较大的硅面积，而硅桥只在互连信号的位置放置硅。

图 12：硅桥的横截面。该桥嵌入封装基板中

键合

键合在此指的是将芯片连接到基板，或将一个基板连接到另一个基板（包括PCB、封装基板和中介层），以及信号连接。实现这些键合的技术有很多，其细节超出了本文的讨论范围。本文旨在概述不同的键合技术，并重点介绍那些在先进封装中更常用的技术。

对于传统封装，芯片键合和信号连接是两个独立的步骤。对于较新的封装技术，例如倒装芯片，信号连接变成了芯片键合，尽管底部填充材料可以提高机械和热稳定性。

引线键合

迄今为止，最流行的键合技术是在芯片和基板之间使用某种粘合剂。可以形成共晶键合来提高稳定性和热导率。将金属合金的中间层置于芯片和基板之间并加热，即可形成共晶键合。材料的“共晶”特性意味着合金中两种金属单独的熔点高于组合后的熔点，一旦熔化，就会完全熔化，而不是像固态和熔化部分混合在一起时那样形成某种中间相。

引线键合本身可以使用多种技术进行连接。楔形键合利用压力将引线压入焊盘，将其挤压成楔形。它具有方向性，因为楔形必须与引线指向其另一端的方向对齐。球形键合则无需该要求，因此速度更快、更容易。在这种情况下，引线从键合设备中伸出，并在末端短暂加热，使引线末端形成一个球，然后可以将其放置在焊盘上。任何这些键合技术都可能涉及压力、热量和超声波振动的组合，以软化引线、摩擦焊盘并形成牢固可靠的连接。

虽然“先进”封装尚无正式定义，但引线键合通常不被认为是一种先进技术。早期成本较低的芯片堆叠技术仍然可以使用引线键合，前提是每个芯片的尺寸小于其所在芯片的尺寸，以便露出底层芯片的焊盘。

虽然引线键合成本较低，但它会根据创建引线键合所需的间隙限制可用的 I/O 数量，其中机器将每条引线连接到引线两端的焊盘上。因此，它不能用于需要高通信带宽的应用。

C4焊球和凸点

为了实现更高的连接密度，尤其是在BGA封装中，倒装芯片组装已成为常态。之所以如此命名，是因为与引线键合不同，芯片被翻转，使有源层靠近基板。连接不是由引线完成，而是由焊球完成。芯片完成加工后，焊球会形成在芯片焊盘上。基板焊盘上可能会涂上一些助焊剂，然后翻转的芯片会进行对准和放置，使焊球落在焊盘上。在回流焊步骤中，温度会短暂升高，导致焊球部分熔化，并将芯片键合到基板上。由于该工艺的精心设计，这种连接被称为受控塌陷芯片连接，简称C4。

该技术可应用于多个层面，并适用于不同尺寸和密度的连接。在BGA封装的底部，焊球与PCB连接。在封装内部，凸点连接芯片和基板。这些凸块比封装外部的焊球更小。最后，对于 3D 堆叠（即一个芯片堆叠在另一个芯片之上），会使用更小的凸块（称为微凸块），这得益于硅技术允许的更精细的线路和空间。

芯片键合后，只有金属连接提供机械粘合，这可能会导致可靠性问题，因为温度和其他因素可能会导致焊料出现裂纹或彻底断裂。为了稳定器件，键合后会使用底部填充材料来填充间隙。这种材料会渗入芯片下方，有助于解决热膨胀系数 (CTE) 失配问题，并将芯片的热量散发到基板上。

热压键合

标准的倒装芯片键合成本低且快速，但也存在一些缺点。由于回流焊是在炉中进行的，整个电路板都会升温，而热失配问题可能会削弱键合强度，或在冷却后导致翘曲。如果芯片或电路板不是完全平整的，那么某些键合可能会很弱。此外，铝等金属会形成氧化物，必须破坏氧化物才能获得良好的连接。

一种解决方案是热压键合 (TCB)，它从顶部逐个芯片施加热量和压力。它可用于键合堆叠中的多个芯片，或将封装键合到电路板上。在后一种情况下，无需通过加热整个电路板进行回流，而是仅加热芯片及其焊球，从而消除了翘曲问题。施加的压力有助于确保可靠的键合，突破任何氧化物，并迫使芯片和电路板之间的表面柔顺性，以防止任何翘曲。这通常使用铜和铝来完成，但也可以使用金来完成。

HBM 广泛使用热压键合来键合芯片堆叠。除了解决上述问题外，它还减少了堆叠中芯片之间的间隙，从而缩短了堆叠。它还有助于比标准微凸块更好地散热。

缺点是，它不像回流焊那样是批量操作。键合工具不是一次性键合满托盘的芯片，而是单独键合每个芯片，而且键合工具的价格也比用于微凸块的工具更高。吞吐量的降低使得这一工艺成本更高，但更适合高利润的设备。

支柱（Pillars）

微凸块不能任意缩小。一个问题是，尽管回流焊过程中焊料塌陷具有可控性，但最终连接的精确形状无法得到很好的控制，这限制了它们在不相互干扰的情况下可以紧密接触到多远。另一个挑战是，凸块尺寸还决定了芯片与基板之间的间隙，有时也称为“间隙”。如果凸块太小，该间隙就会太窄，无法容纳底部填充材料。

支柱的出现是为了更好地控制间距和间隙。与球体不同，圆柱体可以具有独立的高度和直径，从而提供两个自由度。如果一个芯片与另一个芯片部分重叠，甚至可以同时使用支柱和球体，这需要凸块短距离到达下面的芯片，然后使用较长的支柱（有时称为柱状体）到达没有下面芯片的中介层。

构建柱子的过程与构建凸点的过程类似，不同之处在于添加铜柱的步骤，如图 16 所示。

图 13：主要的键合技术。采用引线键合时，芯片和信号分别键合。对于其余技术，信号连接也构成芯片连接。

图 14：使用引线键合的 3D 芯片堆叠。这是一种成本较低的芯片堆叠方法，但要求上层芯片的尺寸小于下层芯片。

图 15：一个芯片与其所连接的另一个芯片部分重叠，理论上可以使用凸块和支柱来管理两个不同的支架。这将对实现良好良率的支柱高度提出挑战。芯片、支柱和凸块的尺寸未按比例显示

图 16：制作焊球或凸块和铜柱的步骤。步骤基本相同。主要变化的是材料，焊球/凸块只是将焊料回流焊接成球，而铜柱则是将焊料回流焊接到铜柱顶部。

混合键合

先进封装领域的最新热门话题是混合键合，主要用于芯片间的连接，包括在晶圆切割之前将晶圆与晶圆或芯片与晶圆键合时进行的连接。混合键合并非通过添加焊料等材料来形成连接，而是将焊盘与周围的氧化物紧密接触，从而实现无任何中间材料的连接。“混合”一词源于氧化物和金属共同构成键合。

金属焊盘略微凹陷，使氧化物先键合，然后金属焊盘也随之键合。该技术旨在通过消除焊料来提高连接质量和电气性能。仅使用两个芯片的焊盘材料进行连接。键合后的氧化物提供机械强度。

然而，在实践中，这是一个具有挑战性的过程，因为所有焊盘必须共面，而表面处理是实现可靠连接的关键。它已在少数应用中得到应用，例如较新的闪存和一些图像传感器，但尚未得到广泛应用，并且仍在进行大量研究和开发。

每种互连技术都允许不同的连接尺寸（例如球直径）和间距。大多数互连技术的尺寸介于大规模生产和前沿技术之间。

表 2：互连尺寸和间距比较。低端尺寸往往反映的是可能已实现大批量生产的先进工艺。

封装工艺

与硅制造工艺相比，封装工艺的规范性要宽松得多。代工厂（或集成设备制造商 (IDM)，例如英特尔或三星）提供的硅节点通常采用固定的工艺。在大多数情况下，采用该工艺制造的所有产品都将遵循相同的步骤顺序。

至少目前，封装工艺更加灵活。一些制造商拥有一些知名的工艺，但每家能够进行此类封装的公司都可能拥有相同工艺的专属版本。例如，Amkor 的 HDFO 工艺大致相当于台积电的 CoWoS-R 工艺。正如不同代工厂的硅节点细节会有所不同一样，不同的外包封装测试 (OSAT) 厂商的组装步骤也会有所不同。

这也是一个快速变化的时代，行业尚未形成清晰、整齐的流程。每个客户的需求可能略有不同，制造商正在尽可能地满足他们的要求。本报告将回顾台积电和英特尔的一些知名品牌工艺，但这些工艺并非全部可用或可能实现的工艺。

对于给定的工艺，几个关键参数会有所不同。这些参数包括基板、中介层或 RDL 中可用的层数、中介层的最大尺寸（有时以光罩的倍数表示）以及键合间距。键合间距取决于所用键合类型以及制造商的能力。

倒装芯片

虽然单芯片封装并非本电子书的重点，但先进的技术主要源自基本的倒装芯片技术，因此了解该工艺将有助于理解其他技术。

如图 17 所示，在焊料沉积到基板上后，将带有焊球的芯片正面朝下放置在基板上。回流焊步骤熔化焊料以形成紧密的连接，之后去除焊剂。然后，底部填充填充芯片和封装之间的任何间隙，以提高机械稳定性。最后的固化步骤完成了整个过程。

图 17：倒装芯片封装。凸块芯片正面朝下放置在封装基板上。焊料回流，底部填充以保证机械稳定性，然后整个单元固化。

叠层封装 (PoP)

3D 组装的一种更简单的方法是将已封装的芯片堆叠起来。这种方法通常在品牌名称中带有 PoP（即叠层封装）。PoP 的一个具体应用是将 DRAM 芯片放置在逻辑芯片上方。这是台积电 (TSMC) 品牌 InFO 的一种版本。

图 18：封装外层封装。如果顶部芯片不大于底部芯片，则可能需要使用 RDL。顶部芯片连接通过过孔到达电路板或底部芯片，必要时可使用 RDL 布线到适当的位置。

晶圆上芯片 (CoW)

最早在封装中连接芯片的方法之一是使用晶圆作为载体，在其上构建 RDL，台积电将这项技术称为 CoW。以下两个示例展示了两种可能的组装工艺方法。

第一种方法是在载体晶圆上构建 RDL，然后将预先切割好的芯片（凸块朝下）放置在载体上。在那里，它们可以被包覆成型，形成一个实际上重组的晶圆。此时，可以移除载体晶圆，创建球，并对晶圆进行切割。

另一种方法是将芯片倒置放置在载体晶圆上，然后再进行包覆成型。移除载体后，构建RDL，形成球，最后将重组晶圆单片化。英特尔的Foveros工艺是另一种变体，旨在将两个芯片（或一个芯片和一个有源中介层）面对面键合。底部芯片将朝上，因此它使用TSV连接到基板。

图 19：晶圆上芯片工艺的两种实现方式。在上方示例中，RDL 在放置芯片之前构建；在另一个示例中，RDL 在放置芯片之后构建。

图 20：英特尔的 Foveros 工艺。它将芯片或小芯片面对面连接起来。

添加中介层

先前的方法仅添加了RDL来将信号路由到球。添加中介层可以提高布线灵活性。台积电(TSMC)的一个著名示例CoWoS根据中介层的性质有三种变体。CoWoS-S用于硅中介层；CoWoS-R实现有机RDL；而CoWoS-L采用小型芯片，其功能是提供布线。后者类似于硅桥，不同之处在于它还可以包括通向基板的通孔。

图 21：带基板的封装。CoWoS-S 等工艺使用硅作为中介层；类似于 CoWoS-R 的工艺则采用有机中介层。CoWoS-L 方法包含一个类似于硅桥的互连芯片

无源器件、光学器件、

MEMS 器件及其他器件

本文迄今为止的重点是将多个硅片集成到一个封装中。但其他器件也可以集成在一个封装中，其中最常见的是无源器件。

无源器件包括电容器（最常见的，用于去耦以降低噪声）、电阻器和电感器。电感器可能仅用于包含射频 (RF) 功能的封装中。电阻器不太常见，可用于信号终端。

现代电阻器和电容器尺寸极小，因此可以将其嵌入到有机中介层和基板中。Saras 等公司生产的电容器模块可以将电容器网络或电容器集合与单个器件集成，而无需使用数十或数百个单独的电容器。

光学器件和 MEMS 器件通常安装在中介层或基板的顶部。可以采用与另一个芯片相同的方式进行安装，但对准可能更为关键。

光学元件通常在封装中包含光纤端口。光纤与光接收器或发射器之间的过渡对于最大限度地减少光损耗至关重要，因此光纤进入的角度至关重要。如果手动逐根光纤地进行组装，组装过程可能既慢又昂贵。使用连接器形成光纤阵列，并将其放入所谓的 V 型槽中可以简化流程。

一些 MEMS 元件也需要考虑对准问题。例如，早期的加速度计通常只处理一个维度，这意味着需要三个维度才能覆盖所有三个自由度（x、y 和 z）。理想情况下，这三个维度需要仔细对准，使其彼此精确成 90°。根据不同的器件，有些器件可能具有校准微小方向误差的能力。

现代加速度计（以及陀螺仪和磁力仪等其他导航装置）将所有三个维度集成到一个芯片中，并通过设计来保证方向。这使得模具本身的方向不再是一个问题。

图 22：封装基板中的嵌入式无源元件。这通常是在构建过程中添加的电阻器或电容器

散热考虑

封装的功能之一是散发内部芯片产生的热量。鉴于廉价塑料封装的普遍性（塑料封装的热导体性能不佳），这项任务并未给封装设计带来压力。但随着更多元器件的加入，以及部分元器件功率的提升，散热变得至关重要。这是目前 HBM 面临的一个问题，而提升 HBM 容量所面临的挑战包括如何应对更多需要散热的问题。

因此，封装设计必然包含热分析，以确定封装是否能够充分散热且不留下任何热点。现在必须对整个封装（包括所有元器件）进行热分析，以确保芯片能够保持在目标功率范围内，从而达到规定的性能。

如果引线、中介层、桥接器、基板和模塑料不足以在各种工作条件下维持适当的温度，那么封装中可能需要包含仅起到散热作用的元器件。

此类组件的示例包括散热器、导热片和热导管。散热器是固定在封装顶部外部的金属片（或任何导热材料）。热导管与散热器类似，但嵌入在封装中。导热片可以平滑内部热点，将热量从热量较多的地方转移到热量较少的区域，从而帮助封装散热。

散热器和导热片连接到封装上与引线相对的一侧，而热导管则使用连接球来散热。虽然所有信号和连接球都会在发挥电气功能的同时将部分热量带出封装，但热导管不具有电气功能。它们的唯一作用是在封装内容物的高温部分和 PCB 之间建立连接。

图 23：热缓解选项。可能需要额外的惰性金属结构来提供足够的散热。选项包括但不限于散热器、导热片和热管。

设计意义

先进封装挑战了传统的芯片及其封装设计方式。这些流程过去通常涉及两个独立的团队：芯片设计师和封装设计师。前者负责电子设计，而后者则更侧重于外壳的机械设计。由于是两个独立的团队，芯片设计方案大部分都交给了封装人员，最终芯片被封装到封装中。

对于先进封装而言，这种独立的合作是远远不够的。所有利益相关者都必须尽早参与规划和设计优化过程。封装中共存的元器件来源广泛，包括芯片设计师、中介层或其他基板设计师、封装设计师，甚至包括特定封装中现成器件（例如无源器件、MEMS、光学或其他电子芯片）的制造商。

图 24：先进封装供应链简化图。一个或多个芯片在代工厂设计和制造。硅和玻璃中介层通常也需要代工厂。有机元件通常来自封装厂。组装时还可能包含其他组件。随着先进封装的出现，代工厂和 OSAT 之间的界限正在变得模糊。

每个角色都有一组特定的任务要执行。硅片设计师必须关注的事项包括：

满足性能目标

满足功耗目标

确定芯片组分区，以及各芯片应并排布局还是堆叠布局

布局布线

硅通孔 (TSV) 布局

凸块/微凸块/柱状元件布局

电源完整性

信号完整性

可靠性

机械完整性，包括热性能、应力和共面性

玻璃和硅中介层需要类似硅片的设计和制造，而有机中介层则需要与 PCB 设计团队类似的团队。无论中介层或桥接层采用何种类型，设计人员都必须注意以下几点：

芯片和无源元件布局

凸块布线

中介层 TSV（或更通俗地说，中介层通孔，简称 TIV）

机械完整性，包括热性能、应力和共面性

可靠性，尤其是电迁移和电压降 (EMIR)

封装设计人员必须在设计工作中纳入以下几点：

准确的堆叠定义

物理和电气约束驱动的信号布线（芯片间和芯片间以及芯片间基板）

表面贴装和嵌入式无源布局

电源和接地平面的生成与管理

装配设计

可制造性设计（包括应力）

测试设计

热分析与管理

系统级电源

芯片间信号完整性（用于接口合规性）

封装寄生参数提取

可靠性

图 25：先进封装设计流程。所有组件必须并行验证，并在工具之间传递数据，以便整个系统能够一起设计和优化。

从性能最高的芯片到性能最低的电容器，每个封装组件都会对性能、功耗和/或成本产生影响。优化芯片、中介层、桥接器、基板和封装需要所有设计人员的早期协作，从规划阶段开始，并持续进行。

硅片设计团队将创建主要的芯片或芯片集。该过程可能导致将单个芯片分割成多个。这些分割的芯片可以彼此相邻放置，形成横向通信的芯片集，也可以堆叠在一起，信号通过硅通孔 (TSV) 传输。

堆叠芯片可以在纯芯片环境中一起仿真，但并排排列的芯片集必须通过基板进行通信。该基板可能是封装基板，但更可能是中介层。无论哪种情况，基板或中介层都会对性能和功耗产生影响。性能仿真必须考虑互连的影响。无源器件会影响信号和电源完整性。这些无源器件的信号布局和布线也会影响性能。

或许最关键的是，封装中元件的排列必须能够散发元件产生的热量。工作结温会影响允许的性能（例如最大时钟速度），因此必须在硅片设计过程中加以考虑。

传统流程可以被视为串行流程，即封装设计先于芯片设计进行，也可以被视为并行流程。但在后一种情况下，芯片和封装这两个设计直到最后才会结合在一起。相比之下，先进封装的流程不仅需要并行设计，还需要工具之间持续沟通，以便将决策对一个团队的影响传达给其他团队。随着时间的推移，随着设计逐渐收敛，初始估算值将被模拟值所取代。

两种截然不同的尺度

如果系统签核直接涵盖芯片、中介层和封装的所有设计输入，那将是最理想的。但硅片和封装的尺寸相差三个数量级，硅片以纳米为单位，而封装以微米（或更大）为单位。仅使用一种工具在两种尺度上进行验证将极其耗时。更常见的情况是，芯片设计数据将由系统规划工具提取并输入到签核引擎。这就是为什么上述封装设计模块直接输入签核模块，而芯片设计模块则不输入的原因。

同时，芯片设计需要经过独立的签核流程，最终流片。系统签核工具缺乏必要的分辨率来验证芯片设计数据。

从“狂野西部”到标准化

先进封装为设计人员创造了海量选择——如此之多，以至于每个项目的发展方式都可能与之前的项目有所不同。变量包括裸片数量、是否以及如何划分和互连、裸片的放置位置、其他组件、中介层材料、是使用中介层、桥接器还是两者结合，以及有助于解决散热问题的材料，这些只是显而易见的几个例子。

硅工艺也相当复杂，工艺设计套件（PDK）早已作为一种方式，为电子设计自动化 (EDA) 工具提供与特定工艺相关的众多细节。先进封装目前还没有这样的标准格式，尽管正在努力建立组装设计套件 (ADK)。由于它们必须考虑许多因素，因此它们将比 PDK 更复杂，包括：

技术文件，其中详细说明了各种细节，例如层的堆叠方式、所用材料及其属性和厚度、任何物理或电气布局约束（包括线路和空间尺寸）、特殊信号（例如差分对）以及验证设计所需的任何自定义设计规则检查 (DRC)。

指定所有组件（包括芯片集、无源器件、中介层、过孔、芯片间布线和机械特性）的物理封装和功率及热行为模型的库。

遵循给定拾放工具所需约束的装配规则，包括器件间距、器件与其他元件或封装边缘之间的距离以及允许的最大堆叠高度。

信号必须遵守的任何电气规范，包括互连和 I/O、眼图模板、抖动容限以及插入或回波损耗的库。

制造规则，其中列出了基板、阻焊层、焊接和丝网印刷图案的检查。

随着工艺变型的数量从众多迎合特定项目的变型演变为少数几个被广泛接受的标准工艺，ADK 将成为进一步自动化的关键推动因素，以确保满足大量约束条件并确保设计能够按预期运行。

测试注意事项

在先进封装中测试芯片与测试封装中的单个芯片基本相同，但后勤工作更加复杂。测试电路和标准都围绕着一个目标——使电路中的潜在缺陷可控且可观察。如果无法控制某些节点，就无法对其进行彻底测试。如果无法观察结果，那么即使您设法进行了测试，也无法看到结果，因此测试毫无意义。将多个芯片组合在一个封装中会使可控性和可观察性更加困难。

多年来，两种互补的测试方法一直主导着半导体行业。第一种是 IEEE 1149.1，也称为 JTAG（联合测试行动组——最初定义该标准的委员会）。第二个是所谓的“面向测试设计”。

JTAG 支持扫描测试，即将数据串行扫描到测试基础设施中，应用测试，然后扫描输出结果。扫描数据的寄存器专用于测试，而寄存器的串行序列称为扫描链。串行方法非常重要，因为在标准出现之初，可用于测试的引脚很少。实际上，JTAG 测试访问端口（或 TAP）仅包含四个引脚（可选择第五个复位引脚）。

JTAG 最初用于测试 PC 板连接。通过将数据加载到芯片的每个引脚，可以在连接的芯片上检测到结果，从而验证 PCB 连接的完整性。同样的方法也可用于测试封装基板上的芯片。

但考虑到封装后测试芯片内部结构的需求，公司也在芯片内部运行了扫描链。事实上，当时内部测试可能比外部测试更为常见。

图 26：基本的 JTAG 扫描链测试板连接。左侧的寄存器加载数据，然后通过时钟传输到右侧，在右侧捕获数据并扫描输出。在测试访问端口 (TAP) 上，为简单起见，仅显示一个信号：左侧为数据输入信号，右侧为数据输出信号。

在测试早期，通过封装引脚驱动扫描链进行内部测试是可行的，当时的目标故障只是简单地停留在故障上。但随着集成度的提高和新故障模型的引入，更高效的测试方法变得必要。这是可测试性设计 (DFT) 的时代，它涉及自动测试模式生成 (ATPG) 和压缩。

EDA 公司开发了一种技术，在设计时生成测试模式时，会获取大量测试输入数据并对其进行压缩，以加快测试时加载数据所需的时间。片上电路对测试输入进行解压缩，并将其发送到专用测试网络。结果并非扫描单个位，而是被压缩成更小的签名，然后扫描出来并与预期结果进行比较。此类测试技术的日益普及，催生了对一种通用机制的需求，该机制能够以类似于 JTAG 的方式设置、配置和控制测试电路。这催生了一项新标准 IEEE 1687，非正式名称为内部 JTAG 或 IJTAG。

图 27：内部芯片测试。压缩的测试刺激数据被扫描并解压缩到测试网络中。测试结果随后被压缩成小签名并扫描出进行验证。

图 28：直流耦合线路与交流耦合线路。交流耦合线路上的电容器可消除连接中的直流电流，但需要信号转换才能通过电容器

针对特殊情况的标准修改

两种特殊情况需要对这两个标准进行修订。JTAG 是一种静态直流测试。因此，它无法测试交流耦合的信号。交流耦合允许高速信号进行阻抗匹配，但驱动器和线路之间以及线路和接收器之间都存在电容。直流耦合线路通过电压电平进行通信，而交流耦合线路则通过可以穿过电容的转换进行通信。其优势在于电流中没有直流分量，并且能够跨越电压域。

IEEE 1149.6 提供了一种测试交流耦合信号的方法。它与 1149.1 互补，并且可以驻留在同一个扫描链上。

与此同时，内部测试标准适用于数字逻辑，但不适用于模拟模块。该标准正在增强，以处理模拟电路。目前称为 IEEE P1687.2（P 表示工作正在进行中），它将是对 IEEE 1687 的补充。它允许将关键参数的结果与参考值进行比较后进行数字化。每个模拟子模块（本质上是某些模拟功能）可以拥有自己关联的测试模块，或者一个测试模块可以处理多个子模块，复用模拟信号和参考值。

一些常规电路（例如存储器）可以配备内部运行测试的电路，而无需外部测试刺激。这种电路被称为内置自测试 (BIST)，可以简化其余的测试电路。此类 BIST 电路仍可通过外部 JTAG 控制，制造测试也由此进行。但它们对于需要偶尔进行现场测试的系统（例如车载系统）尤其有用，因为这些系统由内部 JTAG 控制器而非外部 JTAG 引脚运行。

为高级封装生成测试所需的最终功能是能够将单个芯片和其他组件测试组合成单个统一扫描链的软件。

图 30 展示了单个封装中双芯片加 HBM 组合的示例。HBM 堆栈可以使用内存 BIST (MBIST) 和扫描测试。其他芯片可以使用 IEEE 1687（或 1687.2）测试其内部结构。

理论上，整个子系统可以通过单个 TAP 进行测试，但可以使用其他 TAP 进行并行测试。对于后一种情况，另一项标准 IEEE 1838 规定了多个控制器的配置和互连方式，并确定了主 TAP（PTAP）和次 TAP（STAP）。IEEE 1838 专门针对堆叠式芯片，每个芯片都有自己的控制器，但只能通过底部芯片访问，而 TSV（通常）可以访问上层芯片。

由于 IEEE 1149.1 已被广泛采用，并处理了其他标准涵盖的情况，许多其他与测试相关的标准已被停用。这些标准包括用于混合信号的 1149.4、用于可编程芯片在系统编程的 IEEE 1532 以及针对缺乏 TAP 的内存芯片的 IEEE 1581。

图 29：一组模拟测试示例。测试块可安装在扫描链上，但它们包含信号值与参考值的比较。具体测试高度依赖于正在执行的模拟功能。一个测试块可以对多个功能进行多路复用测试，或者每个功能可以有自己的测试块。

图 30：包含两个芯片和一个 HBM 堆栈的示例封装。每个芯片包含两个数字模块和一个模拟模块。数字模块通过 IEEE 1687 进行测试；模拟模块通过未来的 IEEE 1687 .2 进行测试。HBM 堆栈的逻辑可以通过 JTAG 进行测试，并使用 MBIST 测试存储单元。

可靠性

先进封装与标准封装一样，在可靠性方面也存在一些基本问题，但新材料和共封装元件数量的增加使这些问题更加突出。最大的问题涉及三个方面——共面性、电迁移和热机械效应。

对于任何具有大量连接的芯片来说，共面性始终至关重要，例如BGA封装。如果芯片与其所安装的基板或中介层不共面，则某些焊球可能无法接触。这种情况会导致测试失败，并且器件无法交付给客户。但如果共面性差异不大，焊球可能会在某些焊盘上形成不良连接——这些连接在机械冲击或过多的热循环后可能会松动。

对于具有多层结构的元件（例如基板或中介层），翘曲是一个尤其令人担忧的问题。不同层的材料会产生内应力，从而导致弯曲，因此这些应用的材料在选择时必须确保尺寸稳定性。

电迁移长期以来一直是一个令人担忧的问题，尤其是在硅片上。它与电流密度有关，大电流实际上会推动金属原子移动。由于硅芯片的金属线比PCB更细，因此它们的电流密度往往更高，也更容易发生迁移。

然而，电迁移可能发生在任何电流密度过高的地方，而不仅仅是芯片上。使用中介层和减小凸块尺寸的目的在于实现比PCB更高的互连密度。更细的线路意味着电迁移将比标准PCB更严重。分析工具对于识别高电流密度的走线非常重要，这样可以在生产前修复它们。

热考虑包括两个重要方面。首先是移除芯片内部产生的热量的能力。由于芯片内部有多个元件，因此产生的热量可能比单独封装时更高。如果热量不能充分散发，结温就会过高，芯片将无法正常工作。

长期来看，需要关注的是反复加热和冷却循环对组件的影响。随着器件升温，不同元件的膨胀速率会根据其热膨胀系数 (CTE) 而有所不同。例如，如果处理不当，连接到芯片的焊球的膨胀量可能与其连接的基板和焊盘不同，这可能会导致连接断开——尤其是在多次循环之后。

此类问题的风险完全取决于所使用的材料。如果将硅芯片安装在硅中介层上，则风险较低，因为两个元件都是硅。但将同一个芯片键合到有机中介层上，情况可能会有所不同。材料和物理布局的选择应尽量减少此类 CTE 失配的影响，并使用一些柔性材料来帮助消散此类失配引起的应力。

尽管当今商业化生产中的装配流程已尽可能地解决了这些问题，但此类装配仍处于起步阶段。因此，设计人员不能假设所有材料都完全平整，封装内的金属线能够承受电流，并且整个装配能够在温度循环的整个生命周期内保持稳定。在流片或确定封装配置之前，进行芯片和封装分析至关重要，以避免将来可能出现的返工。

图 31：当一个表面的翘曲程度超过与其粘合的表面时，会导致共面性问题。如果偏差过大，连接会直接失效，应该在测试时发现。但如果形成的是不良焊点，则可能要到现场才会失效。

安全性

任何电子系统的讨论，如果不考虑安全性，都是不完整的。在半导体领域，安全性主要涉及单片芯片，尤其是片上系统 (SoC)，因为许多有价值的活动都发生在单片硅片上。人们投入了大量精力来保护芯片以及板上芯片之间的通信。它们的安全性不仅包括防范黑客攻击，还包括防范供应链威胁，这些威胁可能会增加黑客攻击的脆弱性，或者在系统制造商无意中购买假冒组件时，造成经济损失。

先进的封装包含此类芯片以及其他组件——无论是硅片还是其他组件。芯片可能受到保护，但如果不进行额外的思考，就无法制定统一的安全措施来保护整个封装内容。芯片保护措施已有详尽的记录，但针对先进封装的其他考虑因素尚不清楚。

评估漏洞的一个重要概念是攻击者对其所探测技术的了解程度。随机黑客如果只能接触物理封装，根本无法得知芯片内部情况，因此必须通过猜谜游戏才能攻破。这样的黑客目标就像一个黑匣子。另一方面，攻击者是供应链中的一员，因此可以访问设计信息，无论是 RTL（硬件设计规范）还是 GDSII（物理掩模数据）。虽然这需要大量的工作和复杂的工具，但从这些信息中可以了解到很多信息，这使得黑客攻击不再只是猜测，而是一次有针对性的攻击。对这类黑客来说，芯片就是一个白匣子。

考虑到先进封装中元件的数量，黑客可能掌握某些元件的更多信息，从而形成黑匣子/白匣子混合的情况。但封装中不仅仅包含芯片。除了有源元件外，基板、中介层、桥接器和无源元件都必须考虑在内。

高级封装漏洞

高级封装与 SoC 存在相同的漏洞，但具体的漏洞点及其影响有所不同。两个重要的考虑因素有助于确定特定攻击类型的性质。首先，它是破坏性的，还是可能（或必须）在系统运行时发生？其次，攻击发生在制造和分销的某个阶段，还是在部署后的现场发生？

2.5D 和 3D 配置的考虑因素有所不同。通常，多芯片堆叠的探测和逆向工程难度更大——尤其是在 HBM 等情况下，堆叠由大小相同的芯片组成。随着 3D 连接发展为混合键合，这实际上会导致两个芯片上的氧化物和铜结合在一起，逆向工程将变得更加困难，因为撬开芯片的难度更大，而且这种技术允许更细的间距和更小的焊盘。 2.5D 布局会暴露更多信号，因此以下大多数问题都与 2.5D 有关。

以下列出了不同类别的威胁及其如何应用于高级软件包。攻击特征分别表示为 D（破坏性）、N（非破坏性）、S（供应链）、F（现场）、W（白盒）或 B（黑盒）。

· 信息泄露 (N, F, W/B)

尽管单个芯片可能受到严密保护，但它们仍会通过中介层、桥接器、重分布层和基板相互通信并与外界进行通信。任何能够巧妙地打开封装而不损坏芯片的人都可以探测芯片间的连接以获取信息。如果产品在某个阶段可以通电，供应链中的攻击者可能能够在封装之前就做到这一点。后一种情况发生的可能性较小，而且更容易通过控制组装和测试流程来消除此类机会。如果系统是白盒系统，攻击显然更容易。

· 控制篡夺 (N, F, W)

前一种攻击仅仅会泄露信息。这种攻击允许攻击者通过访问内部资源（例如寄存器和内存）并污染它们以重新利用系统来控制系统。这很可能是白盒攻击，尽管处理器架构等必要信息可以在行业出版物中找到，这意味着攻击不一定非得由内部人员执行。它需要访问信号并了解如何应用这些信号，尽管一些猜测可能会确定尚未公开的更精细的细节。

· 故障注入 (N、F、B)

此类攻击通常通过干扰电源来工作，试图将一个或多个芯片置于非法状态，从而可能泄露信息或允许控制更改。后者只有在更改后系统无需电源循环（这可能会撤消控制更改）即可恢复到合法状态的情况下才有效。如果封装中的有源芯片能够很好地抵御故障注入攻击，那么封装很可能也会受到保护，因为附加组件很可能是无源的。

· 旁道攻击（N、F、B）

两种最典型的旁道攻击类型涉及对电源噪声或电磁辐射（EMI，其中 I 代表干扰）的分析。两者都可用于提取信息（因此也是一种信息泄露形式），最常见的目标是加密和解密过程中的加密密钥。如果此类密钥对于每个设备都是唯一的（理应如此），则分析必须是非破坏性的，因为密钥只能在该设备上运行。这些攻击需要进行大量的单独攻击，才能收集到统计推断密钥值所需的数据量，这很可能借助人工智能。

· 逆向工程（D、F、W/B）

虽然一定程度的逆向工程可以非破坏性地完成，但彻底的分析需要仔细解构封装及其组件。除了芯片之外，互连是最可能的目标。这意味着中介层、桥接器和基板。目标技术越先进，解构封装和分析其揭示内容所需的设备就越昂贵。分层堆叠结构可以揭示封装组件的互连方式。

· 特洛伊木马 (N, S)

供应链攻击包括在各个设计阶段插入特洛伊木马。一个特定的芯片可能包含此类电路，要么是由设计团队的攻击者秘密设计到芯片中的，要么是该芯片可能继承了购买用于芯片的 IP 中的此类漏洞。封装级互连基础设施（尤其是由硅片构建的）理论上可以容纳有源组件，但典型的制造工艺并不包括所需的光刻和沉积工艺。更有可能的是将本应保留在芯片内部的信号添加到外部，或者在组件之间重新路由信号。

· 伪造 (N, S)

供应链中存在不同的伪造机会。在一种情况下，合法单元可能通过过度建造等技术被转移。这些设备将正常运行。其影响是经济的，收益将流向造假者。在其他情况下，故障或边缘设备可能会被转移和出售，在这种情况下，购买者可能会买到劣质材料。最后，基于逆向工程制造假冒设备的尝试可能会生产出正常工作的设备，这只会带来经济影响，或者如果制造和测试马虎，或者逆向工程工作只是部分成功，则这些设备可能不可靠。

攻击缓解措施

除了针对芯片组现有的缓解措施外配资门户官网，保护封装组件的三个主要方面是中介层、总体流量和侧信道漏洞。

启泰网提示：文章来自网络，不代表本站观点。